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FPGA |
HARDWARE
EMBEDDED
55 • FEBBRAIO • 2015
Gsps e risoluzione di 10 bit. Impiega 8 convertito-
ri operanti ognuno a una frequenza 1.25 Gsps e in
modalità interleaved, con tecniche proprietarie(Fig.
3). Supporta generazione on-board del clock di cam-
pionamento con controllo fine di fase (< 0.1°) e jitter
ridotto (<150 fs); il clock può essere agganciato a un
riferimento esterno con frequenza tra 10 e 100MHz.
In alternativa, il segnale di clock può essere fornito
direttamente in ingresso alla scheda dall’esterno
su connettore dedicato. La scheda supporta pure
ingresso di trigger con TDC con risoluzione < 10
ps. AV101 dispone di FPGA Virtex-6 (LX195/240T
o SX315/475T), 1 banco di memoria 2M x36 bit
QDRII+ e fino a 1 Gbit di memoria Flash NAND
accessibile in modalità 8-bit BPI. Implementa 2 Fat
Pipe (ogni Fat Pipe è una porta con 8 linee SerDes)
connesse direttamente alla FPGA e in grado di im-
plementare tipici protocolli di trasferimento dati
come Serial RapidIO, PCIe x4 e 10GBASE-KX4;
la FPGA può accedere inoltre a 2 Ultra-thin Pipes
(2 linee SerDes) e 2 porte GbE. AV101 è corredata
di microcontrollore per scopi di controllo e configu-
razione; il dispositivo è accessibile mediante porta
USB e Ethernet 10/100.
La scheda è disponibile nei livelli di qualifica EAC4,
EAC6 ed ECC3 (Fig. 2) e corredata, come tutti i pro-
dotti ApisSys, da design kit che comprende: un pro-
getto di riferimento per la FPGA presente a bordo
scheda, con IP core per la gestione delle principali
Fig. 3 – Schema a blocchi della scheda AV101
Fig. 4 – La scheda AV113
supporta 8 canali ADC
1.25 Gsps/14-bit